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Application Note 9823
Appendix D HI5662 A/D Theory of Operation
ANALOG
INPUT
(Continued)
CLOCK
INPUT
S N - 1
H N - 1
S N
H N
S N + 1
H N + 1 S N + 2
S N + 5 H N + 5
S N + 6 H N + 6 S N + 7
H N + 7 S N + 8
H N + 8
INPUT
S/H
1ST
STAGE
2ND
STAGE
B 1 , N - 1
B 2 , N - 2
B 2 , N - 1
B 1 , N
B 1 , N + 1
B 2 , N
B 1 , N + 4
B 1 , N + 5
B 2 , N + 4
B 1 , N + 6
B 2 , N + 5
B 1 , N + 7
B 2 , N + 6
MTH
STAGE
DATA
OUTPUT
B 9 , N - 5
D N - 6
B 9 , N - 4
D N - 5
B 9 , N
D N - 1
B 9 , N + 1
D N
B 9 , N + 2
D N + 1
B 9 , N + 3
D N + 2
t LAT
NOTES:
1. S N : N-th sampling period.
2. H N : N-th holding period.
3. B M , N : M-th stage digital output corresponding to N-th sampled input.
4. D N : Final data output corresponding to N-th sampled input.
FIGURE 24. HI5662 INTERNAL CIRCUIT TIMING
3-16
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